PCテクノロジートレンド 2020 - CPU編

新年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う「PCテクノロジートレンド」をお届けする。本稿はCPU編として、IntelとAMDの2軸でCPUロードマップを紹介したい。

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○◆Intel CPU

さて、IntelのCPUについて。Processの所(PCテクノロジートレンド 2020 - プロセス編)でご説明した通り、10nm+(や10nm++)を使ったCPUは、原則としてTDP枠が28W位までの範囲に収まる事になる。要するにこの程度の消費電力(≒動作周波数)の範囲であれば、14nm++プロセスと互角以上の性能が出せるからで、逆にこれ以上動作周波数を上げようとすると、消費電力が急増してしまう。それもあってMobile向けにはラインナップ出来るIce Lakeであるが、そのMobile向けですらCPU性能を重視する用途には14nm++のComet Lakeも並べてラインナップせざるを得ない、という有様であった。

ということで2020年のCPUについて。まずDesktop向けのCore iであるが、こちらは全面的にComet Lakeが投入される。言ってみればCoffee Lake Refreshとでもいうべき製品で、現状把握できている主な相違点は

最大10コア構成。ダイとしては10+2(後述)と6+2の2つのダイが用意される「らしい」

製品ラインナップは10/8/6/4/2コアまで。ローエンドのCeleron向けはHyperThreadingが無効化されて2core/2thread構成だが、その上位の製品(Core i9/i7/i5/i3/Pentium)は全てHyperThreadingが有効化される

L2は最大20MB(10コアの場合)

TDPは125W/65W/35Wの3つ構成

メモリはDDR4-2933止まりでDDR4-3200の定格サポートは無し。またPCI ExpressのサポートもGen3止まり

GPUは基本的にはCoffee Lakeと大差なし(Gen9ベース)

パッケージは新しいLGA1200に切り替わる。寸法的には従来のLGA1151と変わらないが、機械的形状(パッケージの切り欠き)及び電気的形状(信号の配置)はLGA1151と互換性が無い

チップセットとしてはIntel 400シリーズが用意される

といったあたりである。まだ動作周波数など正確なところは判明していないが、特にハイエンドの10コア構成となるCore i9シリーズの場合、Baseは3GHz台、Boostが5GHzオーバーというあたりに位置する。現状の製品で言うと、(ヤケクソ動作のCore i9-9900KSはまた別と考えれば)Core i9-9900KがBase 3.6GHz/Boost 5GHzというあたりで、これを若干上回る程度に設定されると思われる。

ちょっと意外だったのはGPU。筆者が以前聞いていた話だと、10+0と6+2というコア構成になる筈だった。理由はダイサイズである。以前こちらに書いたが、8コアのCoffee Lake Refreshで既に178平方mmものダイサイズになっており、このまま更に2コアを足すと、ダイサイズは200平方mmを超えてしまう。そうでなくても14nm++の供給が間に合わないと言っている状況で、更にダイサイズを大きくしたら、更に供給と歩留まりが悪くなるのは明白だからだ。また、Core i3とかのグレードだと統合グラフィックが重要視されるが、Core i9で統合グラフィックを使うというケースはむしろ稀で、普通はDiscrete Graphicsを使う。であればいっそのこと、ハイエンドはCPUコア+Uncore(PCI Expressその他)のみにしてしまえばダイサイズを6コアのCoffee Lakeよりちょっと大きい程度に留められる。一方でメインストリーム～ローエンド向けは6+2コアにすれば、これはCoffee Lakeとほぼ同サイズだから、現状よりも供給が悪化したりしない、という訳だ。これは非常に説得力のあるストーリーで、筆者も「さもありなん」とか思っていたのだが、どうも実際には10+2コアになる模様で、正直ちょっと驚いている。現状はGPU無しのFモデルについては特に聞こえてきていないが、実際にはFモデルも併せてラインナップされる、なんてことになりそうな予感がする。加えて、2020年も引き続き14nmの生産が逼迫しそうな予感がひしひしとする。

実は2019年12月に入り、Intelが22nmのHaswellベースのPentiumの販売終了をキャンセルした、という話が出てきている。実際、このリンク先を見るとStatusが"Launched"に戻っている。要するにCeleron/Pentiumグレードに関しては、もはや14nmでは供給が間に合わないので、22nmのHaswellベースの「新製品」を投入してカバーしよう、という思惑あるらしい。確かにここまですれば、14nmの供給不足改善には効果がありそうだが、「HaswellでもComet Lakeでもどっちでもいい」という顧客がどの程度いるのかはよくわからない。ついでにいえば、そこまでしてComet Lakeに統合GPUを搭載したい理由も今一つ不明のままではある。

このComet Lakeは当初今年第2四半期中に投入という話だったが、ちょっと前倒しされて今年第1四半期に投入される(発表そのものはCESの可能性もある)模様だ。運が良ければCESでマザーボードメーカーからIntel 400シリーズを搭載したComet Lake向けマザーボードの展示が見られるかもしれない。

さてその次である。現状の後継製品として

Ice Lake→Tiger Lake(10nm++)

Comet Lake→Rocket Lake(14nm++)

がそれぞれ予定されている。ただTiger Lake/Rocket Lakeに関しては、デスクトップ向けは現時点での投入予定は2021年第1四半期～第2四半期という話で、2020年中の投入は考えられていない。一方Mobile向けに関しては、こちらも当初は2021年からの投入という話だったのが少し前倒しされ、2020年中の投入になったようだ。タイミング的には2020年の第4四半期あたりであろうか？

まずTiger Lakeであるが、こちらはおそらくCPUコアがSunny Coveから、以前こちらに出ていたWillow Coveに切り替わると思われる。そしてGPUコアは発表にもあった、第一世代のX^e(Xe)ベースになる組み合わせだ。ただこのTiger Lake、Y-SKUはTDP 9Wのままだが、U-SKUは15Wから28WにTDPが引き上げられる模様である。Ice LakeでもConfigurable TDPで28Wまで引き上げ可能だったが、Tiger Lakeではこの28Wが必須になるらしい。理由はおそらく、現状のComet LakeとIce Lakeの二本立てという構成を一本化するためにはCPU性能を高くする必要があり、必然的に消費電力が増えるというあたりかもしれない。また、まだX^e(Xe)ベースのGPU(EU数が96になるという話もあるが、真偽は不明)の消費電力も相応に増えるから、と言う事もあるだろう。逆に言えば、Rocket Lakeがこの世代でもMobileに投入されるかどうか、現時点では定かではない。そしてTiger Lakeは今のところH-SKU(モバイルのTDP45W)やS-SKU(TDP65W)に投入予定が全くないのは、やはり10nm++でもそれほど動作周波数は引き上げ出来ないのだと考えられる。

一方Desktopは、そんな訳でRocket Lakeが入る事になるが、このRocket Lakeの素性が今一つ不明なままである。実は当初、Rocket Lakeは最大10コアになるという話であり、その上Gen 12(つまりX^e(Xe))ベースのGPU統合という話だったので、ダイサイズから考えると、引き続きSkyLakeベースのアーキテクチャになるかと思われていたのだが、ここに来て新たにRocket Lakeは最大8コアという話が出てきた。こうなると、ダイサイズを同程度に留めればより大きなダイが利用可能になる。つまりSkyLakeではなく、Sunny CoveあるいはWillow Coveの可能性も出てきた訳だ。現状詳細な話は一切不明なままだし、まだ登場まで時間があるので、このあたりは引き続き追いかけてゆきたい。なお、このRocket LakeがComet Lakeとプラットフォーム互換性があるかどうか、も現状不明である。普通に考えるとありそうなものではあるのだが。

次いでServer(とCore-X)の話。2019年はSkylake-SP→Cascade Lake-SPへの移行が行われた。また2019年8月にはCascade Lakeの後継であるCooper Lakeを2020年に投入する事を明らかにしている。ただCooper Lakeの特徴は

Ice Lake-SPとのプラットフォーム互換性を保つ

BFLOAT16のサポートによりAI Training/Inferenceの性能を大幅に向上

最大56コア製品を用意

といったあたりが主要な違いで、Xeon向けには用意されるものの、Core-X向けにはあまりメリットが無いので、こちらは「基本」見送りになるのではないかと思われる。ちなみに56コア製品はCascade Lakeの時にもCascade Lake-APという形で用意されたが、こちらはI/Fが独自と言う事もあってパッケージそのものがCascade Lakeと互換性がなかった。Cooper Lakeも、56コア製品に関しては内部的にはMCMを利用した2ダイ構造と思われるが、マザーボードに関しては1ダイのCooper Lakeのものがそのまま利用できる様になると思われる。ただこれ、AMDが2020年に投入予定の64コアThreadripperと互角に戦えるほぼ唯一の製品でもあり、それもあってCooper Lakeの2ダイ製品のみCore-Xにラインナップされても不思議ではない。

さて、Cooper Lakeまでは基本的にSkyLake-SPのコアをベースに、AVXユニットなどに改良を加えていった、いわば「継ぎはぎ」製品であるが、恐らく2020年の後半にIce Lake-SPが投入される。Processの章や上段でも10nmの素性について色々説明してきたが、Xeon向けの場合はとにかくコア数を多く取りたいし、コアそのものも肥大化の傾向にあるから、動作周波数を低めに抑えてもコア数を増やす傾向にある。実際第2世代Xeon Scalableの一覧を見ると、コア数が多い製品はBaseが2GHz台(中には1.90GHzなんて製品もある)であり、3GHzを超えているのはコア数が4とかの少ない製品に限られる。こうした用途であれば、10nm+あるいは10nm++でも何とか利用可能という話である(実際にはBaseは2GHzを切るかもしれない)。コア数は現状最大38コアとされている。ちょっと中途半端に見えるかもしれないが、Xeon Scalableの場合はMesh構成になり、かつMemory Controllerも入る。Skylake-SPの構成がこちらにあるが、Meshそのものは6×5の30コア分で、うち2つがMemory Controllerに割り当てられている形だ。同様にIce Lake-SPも、Mesh自体は恐らく8×5の40コア分で、うち2つがMemory Controllerに割り当てられる形になっていると考えられる。

現在聞こえてきている話では、Ice Lake-SPは2020年第3四半期に投入予定となっている。

さて、ここまで一切7nmの世代の話をしていないが、実際この7nmに関しては全く情報がない。ロードマップ的に言えばGolden Coveがこの7nm世代を利用する(CPUのコード名としてはSapphire Rapids)筈だが、7nmそのもののLaunchが2021年の恐らく後半になるから、投入されるまであと早くてあと1年半、下手をすると2年ほどかかる計算になる。このあたりはもう少し7nmが現実的に量産可能になるあたりで詳細が語られ始めるのではないかと思う。

最後におまけでLakefieldの話を。LakefieldはもともとはFoverosとという3D Stacking技術と対になって登場したものである。2018年末に発表された際の話は、10nmで製造されたCompute Coreを搭載するDieと14nm++で製造されたLow Power Core+I/O Die、それとDRAMを立体積層するというコンセプトであった。両方のDieにCPUコアが乗り、これをArmのbit.LITTLE風に切り替えて使うというもので、アイディアはともかくとして実装には色々道のりが遠そうだと思われた。ところが1月のCESでは、この構成が変化し、Atom+CoreのCompute Dieが10nm、I/Oが14nmでそれぞれ製造され、これとDRAMをFoverosで積層するという話になった。まだこの時点ではCoreがSunny Coveベースであることが明らかにされただけであったが、Atomの方が何かは不明なままだった。このあたりが多少発表になったのは、2019年8月のHot Chips 31である。"Lakefield: Hybrid cores in 3D Package"というセッションで、Sunny Cove×1+Tremont×4、それにGen 11.5のGPUが統合されることが明らかにされた(Photo13)。Tremontの名前は2018年末に明らかにされたが、その詳細は全く不明なままだった。HotChipsの講演でも、内部構造には一切触れないままにその性能(正確に言えば性能/消費電力比)のみが公開された(Photo14)。これだけ見ていると、Single Thread動作のアプリケーションはSunny Coveで、Multi-Thread動作のアプリケーションはTremontで動作させる方が効率が良いという話で、そういうスケジューラが搭載されるのかもしれない。昨年、Windowsにbig.LITTLEが利用できるのか？ と書いたが、よく考えるとWindows on Arm、つまりQualcommのSnapdragonベースのWindowsは、そのSnapdragonがbig.LITTLE構成になっているから、当然Windowsもこれに対応している筈である。勿論Qualcommの場合とは異なったScheduling Schemeが必要になるから、この実装はおそらくIntelとMicrosoftのチームが共同で行っていると思われるが。

さてこのLakefield、MicrosoftのSurface Neoに搭載されることが発表されて俄然注目を集めた訳だが、そのタイミングを見計らうように2019年10月23・24日に開催されたLinley Fall Processor Conference 2019でその詳細が明らかにされた。まず全体の構造だが、なんと6命令同時Decode、10命令同時発行のOut-of-Order/SuperScalarという、強烈に重厚なコアになっている(Photo15)。まずフロントエンドだが、Instruction Cacheのみ共通だが、実際には2組の3命令のデコーダが搭載されるような格好になっている(Photo16)。これはHyperThreadingを前提に、2つのThreadのFetch→Decodeを同時に行わせよう、という仕組みであり、なので原則として1 ThreadあたりのDecode性能は3命令/cycleに限られている(Photo17)。分岐予測の強化やOut-of-Order Fetchの搭載なども施された(Photo18)。実行ユニットはトータル10だが、うち整数部が7つである。構成的にはSandy Bridge/Ivy Bridge(ALU×3+AGPU×2+Store Data×1)とHaswell(ALU×4+AGPU×3+Store Data×1)の中間位の規模となっている。浮動小数点/SIMD演算(Photo20)については、AVXのサポートは無く、あくまでもSSEどまりになっている。恐らく"AVXが必要なアプリケーションはSunnyCoveを使え"という事であろう。

Load/Store(Photo21)はデュアル構成だが、これは2つのSSEユニットを同時に動かすために必要になるためだ。なので帯域そのものは128bit幅でしかないが、AVXをサポートしなければこれで十分、という事なのであろう。これと組み合わせるL2キャッシュは最大4コアで共有で、それはいいのだがサイズが1.5MB～4.5MBとやけに中途半端な数字になっているのがちょっと興味深い(Photo22)。

ちなみに性能ということで現行のGoldmont Plusとの性能比較をおこなったのがこちら(Photo23)で、最低10%強、最大80%弱、平均30%の性能改善が見られるとする。Goldmont Plusの30%増という程度だと、同一動作周波数であればそれこそSandy Bridgeクラスに近い気はするが、先のPhoto14の様に、比較的動作周波数が低いところで利用されることを考えると、絶対性能そのものはそう高くないだろう。ただLakefieldの潜在的な競合製品はSnapdragon 8cxとかその下のSnapdragon 8c/7cであり、これと競合できる性能があれば良いという考え方もある訳で、実際10nmプロセスの美味しいところを使って動作する、というコンセプトの製品と考えられる。

この推測が正しければ、TremontベースのPentiumとかCeleronの可能性はちょっと低そうな感じではある。勿論GPU性能はそれなりに高そうなので、NUCなどには使われるかもしれないが。

●CPU編 - AMD CPU

○◆AMD CPU

14nmをどう使いまわすかで苦労を重ねているIntelとは対照的に、TSMCのN7に移行してプロセスそのものの苦労を大幅に減じたのがAMDである。Ryzen 9 3950Xこそ2か月ほど当初の予定から遅延したものの、後は概ねスケジュール通りに製品投入が行われている。

そのAMDであるが2020年の恐らく第1四半期にアナウンスがあると思われる(CESでどこまで言及されるかは現時点では不明)のがRenoir(ルノアール)ことRyzen 4000Gシリーズ。要するにGPU統合タイプである。

実はこのReniorの詳細が現時点でもはっきりしない。判っているのは

TSMCのN7で製造される(ただ、Ryzen 3000シリーズ風に、CPU ChipletとI/O Chipletが別々なのか、それとも一体なのかは不明)

Desktop向けには65Wと35W、Mobile向けには45Wと15WのSKUが用意される

従来ラインナップはDesktop向けがRyzen 5とRyzen 3、Mobile向けがRyzen 7/5/3であったが、今回はDesktopがRyzen 7/5/3、Mobile向けがRyzen 9/7/5/3になる

CPUは最大で8core/16Threadの構成が可能

GPUは最大12 or 13CU構成。ベースとなるアーキテクチャはNaviではなくVega

といったあたりだろうか。

まずSKUについて。従来は4core/8Thread構成だったからDesktop向けはRyzen 5がハイエンドで、Mobile向けはBoost 4GHzのRyzen 7 3700UのみがRyzen 7扱いになっていた。これに対しRenoirは最大8core/16Threadが用意され、既存のRyzen 3000シリーズと同様に8coreがRyzen 7、4～6coreがRyzen 5、4coreがRyzen 3となり、Mobileの方は8coreがRyzen 9扱いになり、6コアがRyzen 7、4coreがRyzen 5という具合になる模様だ。

次いでGPU。残念ながらNaviではなくVegaのままである。理由はいくつか考えられるが、根本的な話として現状の構成だといくらGPUを強化してもメモリの側で帯域がLimitされるので、あまり重厚なコアを載せても意味が無いという話がある。Intelもそのあたりはわかっていて、Ice LakeではLPDDR4x-3773を、Tiger LakeではLPDDR4x-4266に加え、LPDDR5-5400までサポートする予定である。いくら高性能のGPUを積んでもメモリがボトルネックになっていたら意味が無いからだ。ただAMDはそこまで積極的にLPDDRをサポートするつもりはないようで、ただDDR4-3200が普通に利用できる様になったので、Renoirでサポートをしたというあたりだろう。現行のRyzen 7 3750HがDDR4-2400×2で10CUだから、DDR4-3200×2なら数字的には13CUでマッチする事になる。この程度であれば、無理にNaviに変える必要が無いだろう、というのが一つ。もう一つの理由だが、筆者はReniorは7nmのCPU Chiplet+12nmのGPU+I/O Chipletという2チップ構成になっているのではないかと考えている。AMDは今は景気がいいとは言え、財務的にはIntelに比べれば脆弱であり、コストのかかるN7ベースのデザインを複数走らせるほどのゆとりが無い(というか、そうしたゆとりはZen 3とかNAVIの次とかに突っ込んでいると思われる)。それであれば、使い慣れた12nmを使い倒してバリエーションを増やす方が賢明である。そして12nmを使うのであればNAVIではなくVegaを利用するのは必然でもある。

この方式だと、CPU ChipletはRyzen 3000シリーズとか第2世代EPYCと共通化できるから、コストも下げられる。NAVIに統合する必要があるのは、もう少しメモリ帯域が広がる、DDR5の普及以降でも十分、という判断がなされても不思議ではない。

このRenoirに続き投入されるのが、Zen3ベースの製品である。Ryzen Desktop向けがVermeer(フェルメール)、第3世代EPYC向けがMilanとして知られている製品である。この世代はまだ情報が一切ないのだが、少なくともMilanに関しては2020年に納入されるPerlmutterで採用されることが明らかになっており、ここから逆説的にDDR5の採用はありえず、DDR4ベースのままとなる。少なくともMilanはDDR4-3200での動作だろうが、現状のRyzen 3000シリーズですら異様なオーバークロックの許容度を持つので、VermeerはDDR4-3773あたりまで「定格で」サポートしても不思議ではない。I/Fに関してはPCIe Gen5のサポートはZen4世代まで見送りで、当面はPCIe Gen4どまりだろう。これでもCCIXの利用には問題は無いし、CXLの検証も一応可能だからだ。

登場時期も不明だが、既にTSMCのN7+は(Processの所で紹介した通り)量産に入っている訳で、既にZen3ベースのCPU Chipletの生産も開始している筈だ(Tapeoutそのものは2019年第2四半期中に完了している)。恐らくCESの基調講演ではZen3ベース製品のEngineering SampleをSu CEOが誇らしげに見せるシーンがあるのではないかと思う。大体そこから半年ほど量産準備が必要になるから、概ね2020年の7月とか8月あたりにVermeerがやはりRyzen 4000シリーズとして出荷開始されるというあたりではないだろうか？ 第3世代EPYCも、投入はほぼ同時期と思われる。

ちなみにコア数そのものはおそらくZen2→Zen3では増えない。また動作周波数も大きく引きあがる事は考えにくい。ではあるが、TSMCのN7→N7+ではエリアサイズが最大18%ほど削減となっているから、同じダイサイズなら18%ほど回路規模を大きくできる事になる。これを生かしてIPCの向上の方向に振るのではないかと筆者は予測している。

2020-01-02 19:28:48