Ice Lake-SPはスループットがSkylake-SPの2倍以上になる インテル CPUロードマップ

Architecture Dayで公開されたIce Lake-SPに関する唯一のスライド

Ice Lake SPはIce Lakeと同じ10nmプロセス PCIe Gen4に対応するがDMIの接続はPCIe Gen3のまま

さて、まずは基本的なところから。Ice Lake SPはSunny Coveコアをベースとし、プロセスは10nm+、つまり10nm SuperFinではなく、現行のIce Lakeと同じ10nmプロセスで製造される。

Ice Lake SPはIce Lakeと同じ10nmプロセス。UPIは原則2 Pairでの接続。3つ目が破線というのは、その気になれば3 Pairでの接続も可能という意味だろうか？　もっとも、原則3 Pairながら、UPIを他のデバイス(Agilex FPGA)を接続する場合は2 Pairでの動作も可能という意味かもしれない

チップセットはLewisburg Rとされる。Lewisburgは現在のXeon向けのC620シリーズチップセットであるが、この世代はDMIがPCIe Gen3×4の構成である。

一方Ice Lake-SPはPCIe Gen4に対応しているが、後述するようにDMIの接続は引き続きPCIe Gen3になっており、チップセット側のPCIe Gen4対応は次のSapphire Rapids世代までお預けになるようだ。つまり、Lewisburg Rは、単にIce Lake-SPでも動くようにしたC620シリーズそのままと思われる。

したがって、Ice Lake-SP対応のマザーボードでPCIe Gen4が利用できるのはCPUから出るPCIeレーンに限られ、チップセットから出るものは引き続きPCIe Gen3のままになる。

もっともチップセットに接続するデバイスはオンボードの10Gイーサネットコントローラーやブート用のM.2 SSDなどに限られ、アクセラレーターなどPCIe Gen4を必要とするものはx16スロット経由になるためこれで問題はないのだろう。

なおIce Lake-SPのWhitleyプラットフォームは1/2 Socketに限られるという話は、連載569回にも出てきた話だ。そのSunny Coveコアについてだが、基本的な構造そのものは2018年に発表されたものそのままである。

2018年に発表されたSunny Coveのアーキテクチャー概要。命令を発行するIssue Portが10個に。またそのIssue Portに命令を割り当てるRS(Reservation Station)も4つに増量された

Hot Chips 32で公開されたSunny Coveコアの概要。確かにクライアントにDual AVX512 FMAは不要だろうから、これは理解できる

Ice Lake SPでは256H/512L系の命令を 動作周波数を下げずに実行可能になった

もっとも若干の変更箇所がある。下の画像はクライアント向けIce Lakeの構造であるが、変更点として2つが挙げられる。

なぜか上の画像と左右が逆になっている。ちなみにこれは最新版の一つ前(042b)でのものだが、最新版(043)でも同じ

Ice Lake-SPではPort 5に2つ目のAVX512 FMA Unitが追加された

L2 Cacheが512KB→1.25MBに増量された

Out-of-orderのWindow SizeやScheduler Entries、In-fligh Loads/Storesの数などはクライアントと変わらないが、これはこのあたりに手を入れるとバランスの調整が大変になるためと思われる。TLB(Translation Lookaside Buffer)のサイズなども一緒である。

Sky Lake-SPから比べるとL1 Data Cacheのサイズも増えるなど、全般的にバッファを大きめにしている感じが強いが、これはプロセス微細化で利用できるトランジスタ数が増えたことも大きな要因だろう。

新たに追加された命令に関しては、これはクライアント向けのIce Lakeと違いがない。SSE/256L、256H/512L、512Hという3つのパワーレベルに応じて動作周波数が変わるAVX Frequency Improvement。ちなみにコンシューマー向けではAVX Offsetといった名前でBIOS Setupに項目が用意されていた

またSpeed Select Technologyが4種類の手法を選べるようになったのも新機能の1つである。