imec、半導体微細化ロードマップを1nmへ向けて更新 - ITF Japan 2019

ベルギーの独立系半導体ナノテク半導体研究機関のimecは、10月11日に東京都内で年次研究成果発表イベント「imec Technology Forum Japan 2019(ITF Japan 2019)」を開催した。

同イベントでは、imecにて半導体微細化プロセス・デバイスを統括し陣頭指揮してきたAn Steegen氏が2018年秋に突然退職後、この重要な役職が空席のままになっていたが、この度着任したMyung Hee Na氏が、「究極のCMOS微細化に向けた道筋」と題して講演し、imecの半導体微細化ロードマップを1nmに向けて更新した最新版を紹介した。同氏は、2001年にIBMに入社後、18年にわたり、最先端半導体プロセス・デバイス開発に従事し、2019年、imecにスカウトされた。前任者Steegen氏もIBM出身だったので彼女の後輩にあたる。

○トランジスタ構造と材料変更でムーアの法則を延命

imecが今回発表した半導体技術ロードマップを見てみよう。ここで横軸は年代、縦軸は単価当たりのトランジスタ個数(トランジスタ個数/ドル)である。微細化・集積化が進むにつれて、プロセスの複雑さにより製造コストが急騰している。このため、トランジスタ1個あたりの製造コストが思うようには下げられなくなってきており、ムーアの法則も行き詰まってきた。

ムーアの法則の終焉といわれて久しいが、imecはあきらめてはいない。トランジスト構造やそこに使われる材料を次々と替え、プロセスも最適化して1nmに至るロードマップを示している。

28nm技術ノードからHKMG(High-K/Metal Gate)を採用し、16/14nm以降は伝統的なプレーナー構造をやめてFinFET構造(ゲートが底辺を除く3方向に存在するので、一部ではTri-Gateと呼ばれる)を採用している。7/5nmからはFinFET構造をさらに微細化するためEUVリソグラフィやMOL配線材料としてCoを一部の工程で使い始めている

4/3nmプロセスからは、トランジスタがGate-All-Around(GAA)構造に替わり、その第1世代としてシリコンナノシートが採用される。電源ラインにも工夫がみられ、埋め込みパワーレール(Buried Power Rail:これまではBEOL工程の配線領域に多層配線としてVccと接地ラインの2本を作り込んできたが、この電源ラインを半導体バルク内に埋め込んでしまって標準セル面積を最小化する)構造を使い始めている。このあたりから配線材料としてRuを採用する。

○2nmではForksheet FET、1nmではCFET構造を採用

高性能用途や低消費電力用途では改良版のFinFETを採用する予定にしている。つまり、2nm技術ノードではn型とp型のナノシートを絶縁層を挟んで近接して積層配置したForksheet構造が採用される。断面図が食卓用のフォークに似ているのでこのような名前が付けられている。ここでは、チップ裏面にパワーディストリビューションネットワーク(PDN)を設けてそこからBPRへの効率よいパワー供給を行う。

1nmノードになると、CMOS構成のComplementary FET(CFET)を採用する。ここでは、p型FETの上にn型FETを積層する、つまり伝導型の異なるトランジスタを交互に3次元に積み上げることにより、上から見た標準セル面積を激減させるという。チップ裏面をもっと機能的に活用するとしているが詳細は明らかにしていない。ここから高NA EUVリソグラフィを採用することでさらなる微細パターニングも可能だとしている。

imecは、このほか2次元材料やスピントロ二クスの採用や量子コンピューティングも視野に入れているという。今後微細化をさらに進めるに当たり、回路設計とプロセス技術の同時最適化に加えてシステムとプロセス技術の同時最適化の手法が重要になるとしている。

これまでのSRAMは1メモリセルあたり6個のトランジスタを平面上に作り込む必要があった。imecは、トランジスタ構造と電源ラインの改善、つまりGAAとBPRの採用で平面上から見たSRAMトランジスタは1メモリセルあたりトランジスタ4.4個に減らせるとしている。つまり、SRAMセルチップ面積は約2/3に減少することになる。

ムーアの法則を延命させるもう1つの手法は3次元実装である。これについては、2019年5月にベルギーで開催されたimec Technology Forum Belgium 2019で詳しく紹介されている。チップの積層から始まった3D実装の究極は、トランジスタ自体の3次元積層に行きつくという。imecは横方向の微細化とともに縦方向の積層化の研究も同時並行して行っており、これらによりシステム高集積化を図ろうとしている。そのために、プロセス技術、設計技術、システム技術の同時最適化に注力している。